功能仿真使用 UNISIM 库，并且包含器件原语或低级别构建块的描述。
重要： 默认情况下，
compile_simlib 命令会为 IP 目录中的所有 IP 编译静态仿真文件。加密的组件文件
下表列出了 UNISIM 库组件文件，这些文件支持您在设计中包含 IP 时调用预编译的加密库文件。在库搜索路径中包含所需路径。
| 组件文件 | 描述 |
|---|---|
| <Vivado_Install_Dir>/data/verilog/src/unisim_retarget_comp.vp | 加密的 Verilog 文件 |
| <Vivado_Install_Dir>/data/vhdl/src/unisims/unisim_retarget_VCOMP.vhdp | 加密的 VHDL 文件 |
重要： Verilog 模块名称和文件名均为大写字母。例如，模块 BUFG 名为 BUFG.v，模块 IBUF 名为 IBUF.v。请确保 UNISIM 原语例化遵循大写命名约定。
VHDL UNISIM 库
VHDL UNISIM 库拆分为以下几个文件，用于为 AMD 器件系列指定原语：
- 组件声明 (
unisim_VCOMP.vhd) - 封装文件 (unisim_VPKG.vhd)
要使用这些原语，请将以下两行内容置于每个文件开头：
library UNISIM;
use UNISIM.VCOMPONENTS.all;重要： 您还必须编译该库，并将其映射到仿真器。方法取决于仿真器。
注释： 对于 Vivado 仿真器，库编译和映射是集成功能，无需额外的用户编译或映射。
注释： 从 AMD Versal™
自适应 SoC 开始，AMD 仅为新原语交付 Verilog/SystemVerilog 模型。这意味着对于仅限 VHDL 的设计，需要采用混合语言环境，正如先前 IP 和 XPM 所需的环境一样。如需了解更多信息，请参阅 AR76496。
Verilog UNISIM 库
在 Verilog 中，在独立 HDL 文件内指定各库模块。这样即可允许 -y 库规范开关为所有组件搜索指定的目录，并自动扩展该库。
使用模块前，无法在 HDL 文件中指定 Verilog UNISIM 库。要使用库模块，请使用全大写字母来指定模块名称。
以下示例显示了例化的模块名称以及与该模块关联的文件名：
- 模块 BUFG 名为 BUFG.v
- 模块 IBUF 名为 IBUF.v
Verilog 区分大小写。请确保 UNISIM 原语例化遵循大写命名约定。
如果使用预编译库，请使用正确的仿真器命令行开关来指向预编译的库。Vivado 仿真器示例如下所示：
-L unisims_ver其中：
-L 是库规范选项。