当 VHDL 设计例化组件时，xelab 命令会将组件名称作为 VHDL 单元来处理，并在 work 逻辑库中搜索此单元。
- 如果找到 VHDL 单元，
xelab命令会将其绑定并停止搜索。 - 如果
xelab未找到 VHDL 单元，那么它会将大小写保留不变的组件名称作为 Verilog 模块名称来处理，并继续在用户指定的统一逻辑库列表中按指定顺序执行区分大小写的搜索。此命令会选中首个匹配的名称，然后停止搜索。 - 如果区分大小写搜索不成功，那么
xelab会在用户指定的统一逻辑库中按指定顺序对 Verilog 模块执行不区分大小写的搜索。如果为任一库找到唯一绑定，则停止搜索。