下表列出了 Verilog 状态到 std_logic 与 bit 之间的映射。
| Verilog | std_logic | bit |
|---|---|---|
| Z | Z | 0 |
| 0 | 0 | 0 |
| 1 | 1 | 1 |
| X | X | 0 |
注释： 忽略 Verilog 强度。不存在与 VHDL 中的强度的对应映射。
下表列出了 VHDL 类型 bit 到 Verilog 状态的映射。
| bit | Verilog |
|---|---|
| 0 | 0 |
| 1 | 1 |
下表列出了 VHDL 类型 std_logic 到 Verilog 状态的映射。
| std_logic | Verilog |
|---|---|
| U | X |
| X | X |
| 0 | 0 |
| 1 | 1 |
| Z | Z |
| W | X |
| L | 0 |
| H | 1 |
| - | X |
由于 Verilog 区分大小写，因此组件声明中使用的命名关联和本地端口名都必须与对应 Verilog 端口名大小写相匹配。