当 Verilog 设计例化组件时，xelab 命令会将组件名称作为 Verilog 单元来处理，并按用户指定的顺序在用户指定的统一逻辑库列表中搜索 Verilog 模块。
- 如果找到该模块，
xelab会绑定此单元，并停止搜索。 - 如果区分大小写搜索不成功，那么
xelab会执行不区分大小写的搜索，按统一逻辑库的顺序在用户指定的列表中搜索构造为扩展标识符的 VHDL 设计单元名称、选中第一个匹配的名称，然后停止搜索。 - 如果
xelab为任一库找到唯一绑定，那么它会选中该名称并停止搜索。注释： 对于混合语言设计，如果所使用的端口名称与 Verilog 模块例化的 VHDL 实体存在命名关联，那么此类端口名称始终作为不区分大小写来处理。此外，无法使用defparam语句来修改 VHDL 泛型。如需了解更多信息，请参阅 使用混合语言仿真。重要： 不支持将整个 VHDL 记录对象连接到 Verilog 对象。