下表列出了受支持的 Verilog 语言支持的例外情况。
Verilog 构造 | 例外 |
---|---|
编译器指令构造 | |
`unconnected_drive
|
不支持 |
`nounconnected_drive
|
不支持 |
属性 | |
attribute_instance
|
不支持 |
attr_spec
|
不支持 |
attr_name
|
不支持 |
原语门电路和开关类型 | |
cmos_switchtype
|
不支持 |
mos_switchtype
|
不支持 |
pass_en_switchtype
|
不支持 |
生成的例化 | |
generated_instantiation
|
不支持 源自 IEEE 标准(请参阅《IEEE 标准 Verilog 硬件描述语言 (IEEE-STD-1364-2001)》第 13.2 款)的生成结果:
仿真器支持的生成结果:
|
genvar_assignment
|
部分支持。 所有生成块都必须命名。 源自标准(请参阅《IEEE 标准 Verilog 硬件描述语言 (IEEE-STD-1364-2001)》第 13.2 款)的生成结果:
仿真器支持的生成结果:
|
源文本构造 | |
库源文本 | |
library_text
|
不支持 |
library_descriptions
|
不支持 |
library_declaration
|
不支持 |
include_statement
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这表示引用库映射文件内的include 语句(请参阅《IEEE 标准 Verilog 硬件描述语言 (IEEE-STD-1364-2001)》第 13.2 款)。它并不引用 `include 编译器指令。 |
系统时序检查命令 | |
$skew_timing_check
|
不支持 |
$timeskew_timing_check
|
不支持 |
$fullskew_timing_check
|
不支持 |
$nochange_timing_check
|
不支持 |
系统时序检查命令实参 | |
checktime_condition
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不支持 |
PLA 建模任务 | |
$async$nand$array
|
不支持 |
$async$nor$array
|
不支持 |
$async$or$array
|
不支持 |
$sync$and$array
|
不支持 |
$sync$nand$array
|
不支持 |
$sync$nor$array
|
不支持 |
$sync$or$array
|
不支持 |
$async$and$plane
|
不支持 |
$async$nand$plane
|
不支持 |
$async$nor$plane
|
不支持 |
$async$or$plane
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不支持 |
$sync$and$plane
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不支持 |
$sync$nand$plane
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不支持 |
$sync$nor$plane
|
不支持 |
$sync$or$plane
|
不支持 |
值更改转储 (VCD) 文件 | |
|
不支持 |