逻辑并非 HDL 中定义的概念，而是 AMD Vivado™ 仿真器引入的启发式概念。
- Verilog 对象如果属于隐式 Verilog bit 类型（包含 wire 和 reg 对象以及整数和时间），则会被视为
logic类型。 - VHDL 对象如果符合下列条件，则会被视为
logic类型：对象类型为 bit、std_logic或所含枚举器是std_logic的子集且至少包含 0 和 1 的任意枚举类型，或者对象类型是前述任意类型的一维阵列。 - 对于属于 VHDL 枚举类型的 HDL 对象，值可设为任一枚举器字面值，如果枚举器是字符字面值，则不含单引号。忽略基数。
- 对于整型类型的 VHDL 对象，值可设为该类型范围内的有符号十进制整数。忽略基数。
- 对于 VHDL 和 Verilog 浮点类型，值可设为浮点值。忽略基数。
- 对于所有其他类型的 HDL 对象，Tcl 命令集不支持设置值。