Vivado 集成设计环境 (IDE) 支持下列语言：
- VHDL，请参阅《IEEE 标准 VHDL 语言参考手册》(IEEE-STD-1076-1993)
- Verilog，请参阅《IEEE 标准 Verilog 硬件描述语言》(IEEE-STD-1364-2001)
- SystemVerilog 可综合子集。请参阅《适用于 SystemVerilog 的 IEEE 标准 - 统一硬件设计、规范和验证语言》(IEEE-STD-1800-2009)
- IEEE P1735 加密，请参阅《推荐的电子产品设计 IP 加密与管理实践》(IEEE-STD-P1735)
本附录列出了 Vivado 仿真器中应用的混合语言以及针对 Verilog、SystemVerilog 和 VHDL 支持的例外。