| 选项 | 描述 |
|---|---|
| Verilog 选项 | 浏览并设置 Verilog include 路径和定义宏 |
| 泛型/参数选项 | 指定或浏览并设置泛型/参数值 |
| xsim.compile.tcl.pre | 此 Tcl 文件包含一组命令，应在启动编译前调用这组命令 |
| xsim.compile.xvlog.nosort | 在编译期间不对 Verilog 文件进行排序 |
| xsim.compile.xvhdl.nosort | 在编译期间不对 VHDL 文件进行排序 |
| xsim.compile.xvlog.relax | 放宽严格的 Verilog 和 SystemVerilog 语言检查规则 |
| xsim.compile.xvhdl.relax | 放宽严格的 VHDL 语言检查规则 |
| xsim.compile.xsc.mt_level | 指定要并行运行的子编译作业数量 |
| xsim.compile.xvlog.more_options | 更多 XVLOG 编译选项 |
| xsim.compile.xvhdl.more_options | 更多 XVHDL 编译选项 |
| xsim.compile.xsc.more_options | 更多 XSC 编译选项 |