create_testbench - 2023.2 简体中文

为设计单元实例创建测试激励文件。此命令会为限定作用域的分层实例创建基于功能系统 Verilog 的测试激励文件。该测试激励文件包含选定实例的端口/信号规范、参数声明、仿真矢量包含文件以及模块例化作为受测设计 (DUT)。此命令允许您将测试激励文件添加到现有或新的仿真文件集，以便您可从中启动仿真。

以下命令示例用于为 fifo 模块创建测试激励文件，并将其添加到 sub_design_fifo 仿真文件集中：

create_testbench -name fifo -add_to_simset sub_design_fifo

以下命令示例用于为类型为 buf 的模块的 /top/DUT/fifo/buf_1 实例生成 VCD 文件、记录此 VCD 文件内 2000 ns 内的波形活动、创建含名为 tb 的模块的测试激励文件、将此测试激励文件添加到 test_buffer 仿真文件集，并将 tb 设为此文件集中的顶层模块：

generate_vcd_ports {/top/DUT/fifo/buf_1}
run 2000ns
close_vcd -ports
create_testbench -name tb -add_to_simset test_buffer -set_as_top