- VHDL 设计可以例化 Verilog/SystemVerilog (SV) 模块,Verilog/SV 设计可以例化 VHDL 组件。基于组件例化的默认绑定用于将 Verilog/SV 模块绑定到 VHDL 组件。任何其他种类的 VHDL 和 Verilog 混用(例如,VHDL 进程调用 Verilog 函数)均不予支持。
- 在 Verilog/SV 模块边界上允许少量 VHDL 类型、泛型和端口。同样,在 VHDL 组件边界上允许少量 Verilog/SV 类型、参数和端口。请参阅 表 2。 重要: 不支持将整个 VHDL 记录对象连接到单个 Verilog 对象;但可将受支持类型的 VHDL 记录元素连接到兼容的 Verilog 端口。
- Verilog/SV 分层引用无法引用 VHDL 单元,VHDL 扩展名称或选定名称也无法引用 Verilog/SV 单元。