Vivado 仿真器是硬件描述语言 (HDL) 事件驱动型仿真器，支持为 VHDL、Verilog、SystemVerilog (SV) 及混合 VHDL/Verilog 或 VHDL/SV 设计提供功能仿真和时序仿真。
Vivado 仿真器支持下列功能特性：
- 源代码调试（步进、断点、当前值显示）
- 用于时序仿真的 SDF 注解
- VCD 转储
- SAIF 转储，用于功耗分析和最优化
- 针对硬核 IP 块（例如，串行收发器和 PCIe® ）的原生支持
- 多线程编译
- 混合语言（VHDL、Verilog 或 SystemVerilog 设计构造）
- 单击式仿真重新编译和重新启动
- 单击式编译和仿真
- 内置 AMD 仿真库支持
- 实时波形更新
如需获取 Vivado 仿真运行方式的分步式演示，请参阅 Vivado Design Suite 教程：逻辑仿真(UG937)。