您可在实现后执行功能仿真或时序仿真。时序仿真是最接近实际将设计下载到器件的仿真。它允许您确保已实现的设计满足功能要求和时序要求，并且在器件内的行为与期望的行为相符。
重要： 执行完整的时序仿真可确保已完成的设计不含任何以其他方式可能无法发现的缺陷，例如：
- 由于下列原因导致的综合后和实现后功能更改：
- 造成不匹配问题的综合属性或约束（例如，
full_case和parallel_case） - 赛灵思设计约束 (XDC) 文件中应用的 UNISIM 属性
- 仿真期间由不同仿真器对语言进行的解释
- 造成不匹配问题的综合属性或约束（例如，
- 双端口 RAM 冲突
- 缺失时序约束或者错误应用时序约束
- 异步路径的操作
- 由于最优化技巧而引发的功能问题
注释： 对于 Versal 器件，仅限互连结构逻辑 (PL) 才支持综合后和实现后仿真，对于含硬核块 (NoC/AIE/PS) 的设计，则不予支持。仅限使用硬核块的设计才支持行为仿真。