注释： 此处讨论的工程文件是基于 Vivado 仿真器文本的工程文件。它不同于 Vivado Design Suite 创建的工程文件 (.xpr)。
要使用工程文件解析设计文件，请创建名为 <proj_name>.prj 的文本文件，并在工程文件内使用如下所示语法。
verilog <work_library> <file_names>... [-d <macro>]...[-i <include_path>]...
vhdl <work_library> <file_name>
sv <work_library> <file_name>
vhdl2008 <work_library> <file_name>其中：
<work_library>：表示给定行上的 HDL 文件将编译到其中的库。
<file_names>：表示 Verilog 源文件。每行可指定多个 Verilog 文件。
<file_name>：表示 VHDL 源文件；每行仅限指定一个 VHDL 文件。
- 对于 Verilog 或 SystemVerilog：
[-d <macro>]提供了定义一个或多个宏的选项。 - 对于 Verilog 或 SystemVerilog：
[-i <include_path>]提供了定义一个或多个<include_path>目录的选项。