Vivado Design Suite 支持写出 Verilog 或 VHDL 结构网表用于进行功能仿真。此网表的目的是运行仿真（无时序）以检查结构网表的行为与期望的行为模型 (RTL) 仿真相匹配。
功能仿真网表是分层折叠网表，它扩展至原语模块或实体级别，其层级的最低层次由原语和宏原语组成。
这些原语包含在下列库中：
- UNISIMS_VER 仿真库，用于 Verilog 仿真
- UNISIMS 仿真库，用于 VHDL 仿真
在多数情况下，用于行为仿真的测试激励文件同样可用于执行更准确的仿真。
以下 Tcl 命令分别用于生成 Verilog 和 VHDL 功能仿真网表：
write_verilog -mode funcsim <Verilog_Netlist_Name.v>
write_vhdl -mode funcsim <VHDL_Netlist_Name.vhd>