在 Vivado 工具完成最差情况下的布局布线延迟计算之后，您可以使用 Verilog 时序仿真来验证电路工作情况。
在多数情况下，用于功能仿真的测试激励文件同样可用于执行更准确的仿真。
将来自两次仿真的结果进行比较，验证您的设计的当前性能表现与最初指定要求是否相符。
生成时序仿真网表分两步：
- 为设计生成仿真网表文件。
- 生成 SDF 延迟文件并为其中所有时序延迟添加注解。 重要： Vivado IDE 仅支持 Verilog 时序仿真。提示： 如果您是 VHDL 用户，您可运行综合后和实现后功能仿真（在此情况下无需标准默认格式 (SDF) 注解，仿真网表使用 UNISIM 库）。您可使用 write_vhdl Tcl 命令来创建网表。如需了解使用信息，请参阅 Vivado Design Suite Tcl 命令参考指南(UG835)。
用于生成时序仿真网表的 Tcl 语法如下所示：
write_verilog -mode timesim -sdf_anno true <Verilog_Netlist_Name>