要为已综合或已实现的设计运行仿真，请运行网表生成进程。网表生成 Tcl 命令可以提取已综合或已实现的设计数据库，并为整个设计写出单一网表。
当您使用 IDE 或 launch_simulation 命令启动仿真器时，Vivado Design Suite 会自动生成网表。
网表生成 Tcl 命令可以写入 SDF 和设计网表。Vivado Design Suite 提供了以下 Tcl 命令：
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write_verilog：Verilog 网表 -
write_vhdl：VHDL 网表 -
write_sdf：SDF 生成
提示： SDF 值只是设计进程早期（例如，综合期间）的估算值。随着设计进程的推进，数据库中可用信息增加时，时序数值的准确性也会提升。