在综合后和实现后阶段，您可运行功能仿真或 Verilog 时序仿真。下图显示了综合后和实现后仿真进程：
图 1. 综合后和实现后仿真
以下是从命令行运行综合后功能仿真的示例：
synth_design -top top -part xc7k70tfbg676-2
open_run synth_1 -name netlist_1
write_verilog -mode funcsim test_synth.v
launch_simulation -mode post-synthesis提示： 运行综合后或实现后时序仿真时，必须先运行
write_verilog 命令，然后再运行 write_sdf 命令，并且需要提供相应的注解命令用于细化和仿真。