Challenging Timing Paths - 2022.1 简体中文

Vivado Design Suite 用户指南: 设计分析与收敛技巧 (UG906)

Document ID
UG906
Release Date
2022-05-04
Version
2022.1 简体中文

Challenging Timing Paths(时序收敛困难的路径)部分列出了Assessment Details(评估详情)部分中未能通过检查的时序路径的关键属性。默认情况下,该命令会对每个时钟组中的 100 条失败的路径进行评估。它会分析下列因素:

  • 信号线预算
  • LUT 预算
  • 时钟偏差

下图显示了“Net/LUT Budget”(信号线/LUT 预算)报告的示例。

图 1. Net/LUT Budget报告

对于这些检查,估算的信号线或 LUT 延迟会被替换为设计所期望的典型值,并对新预算进行计算。如果路径始于或者止于块 RAM、DSP 或其它硬核块,则会给这些路径添加惩罚。如果无法利用时钟树偏差来改善裕度,则会有其它惩罚。在LUT Check Slack(LUT 检查裕量)列和Net Check Slack(信号线检查裕量)列中,会显示基于受惩罚的路径所得的新裕量。

SuggestionsID(建议 ID)列中,会显示路径相关的 QoR 建议。对于不存在建议的项,应进行调查并且可能需要重新编码。如果存在建议,应用这些建议可能即可解决问题,而无需进行代码编辑。

Clock Skew(时钟偏差)部分用于报告与时钟偏差相关的项,如下图所示:

  • 偏差值
  • 源时钟和目标时钟名称
  • 源时钟和目标时钟上的时钟根
  • 不确定性
图 2. Clock Skew报告