您可选择时序路径分析中使用的互连模型：
- actual（实际值）
- 此模型为已布线的设计提供最准确的延迟。
- estimated（估算值）
- 此模型包含基于设计布局和连接到器件（实现前）的方式所估算的互连延迟。即使设计已完全布线，仍可指定估算延迟。
- none（无）
- 时序分析中不包含互连延迟。仅应用逻辑延迟。这有助于识别路径中逻辑延迟超出或者占用大量时序路径要求的区域。
等效的 Tcl 命令：
set_delay_model -interconnect <arg>如需了解有关 set_delay_model 的更多信息，请参阅
Vivado Design Suite Tcl 命令参考指南(UG835)。