Report Clock Networks - 2022.1 简体中文

Vivado Design Suite 用户指南: 设计分析与收敛技巧 (UG906)

Document ID
UG906
Release Date
2022-05-04
Version
2022.1 简体中文

“Report Clock Network”(时钟网络报告)命令可从以下位置运行:

  • Vivado® IDE 中的 Flow Navigator,或者使用
  • Tcl 命令:
    report_clock_networks -name {network_1}

“Report Clock Networks”可提供设计中时钟树的树形视图。请参阅下图。每个时钟树都显示从源到端点的时钟网络,其中端点按类型排序。

图 1. 时钟网络

时钟树:

  • 显示用户定义的时钟或工具自动生成的时钟。
  • 报告从 I/O 端口到负载的时钟。
    注释: 完整的时钟树仅在报告的 GUI 表单中详细展示。此报告的文本版本仅显示时钟根的名称。
  • 可用于查找驱动其它 BUFG 的 BUFG。
  • 显示驱动非时钟负载的时钟。

其中有 1 个文件夹包含设计中定义的每个基准时钟和所有生成时钟。有 1 个单独文件夹可显示每个未约束的时钟根。

使用“Ports”(端口)、“Nets”(信号线)、“Instances”(实例)筛选工具和相关按钮可减少时钟树上显示的数据量。筛选选项可通过单击 图标来查看。

图 2. 时钟网络筛选工具

要查看时钟路径的板级原理图,请执行以下操作:

  1. 选择时钟树中的对象。
  2. 运行Trace to Source(追踪源文件)弹出命令。