“Clock Utilization”（时钟使用率）报告可帮助您分析器件内时钟区域级别或时钟信号线级别的时钟原语和布线资源的使用率。它可用于调试时钟布局问题，并识别布局约束，从而最大限度提升资源使用率。“Clock Utilization”报告提供如下相关信息：
- 可用和已用时钟原语的数量及其物理约束
- 与每条时钟信号线关联的时序时钟名称和周期
- 每个时钟区域的时钟设置和互连结构负载使用率
- 每个时钟区域内的每条时钟信号线的负载
此外，Vivado IDE 中的“Clock Utilization”（时钟使用率）报告支持选择网表和器件对象，以便高亮显示布局信息和创建板级原理图。