Report Timing Summary - 2022.1 简体中文

Vivado Design Suite 用户指南: 设计分析与收敛技巧 (UG906)

Document ID
UG906
Release Date
2022-05-04
Version
2022.1 简体中文

综合后即可在流程中随时执行时序分析。您可复查由综合和实现运行自动创建的“Timing Summary”(时序汇总)报告文件。

如果在存储器中已加载综合后设计或实现后设计,那么还可通过以下方式生成交互式“Timing Summary”报告:

  • Flow Navigator > Synthesis(Flow Navigator > 综合)
  • Flow Navigator > Implementation(Flow Navigator > 实现)
  • Reports > Timing > Report Timing Summary(报告 > 时序 > 时序汇总报告)

等效的 Tcl 命令为 report_timing_summary

如需了解有关 report_timing_summary 选项的更多信息,请访问此链接以参阅 Vivado Design Suite Tcl 命令参考指南(UG835) 中的相应内容。

在综合后设计中, Vivado® IDE 时序引擎会基于连接和扇出来估算信号线延迟。对于已由用户布局的单元之间的信号线,延迟准确性更高。在包含部分预布局单元(例如,I/O 和 GT)的路径上,时钟偏差可能更大。

在实现后设计中,基于实际布线信息来估算信号线延迟。对于已完全布线的设计,必须使用“Timing Summary”报告来实现时序验收。要验证设计是否已完全布线,请复查Route Status(布线状态)报告。

从 Tcl 控制台或从 GUI 运行此时序汇总报告时,可使用 -cells 选项将其限定于 1 个或多个层级单元。限定报告作用域后,将仅报告含如下数据路径部分的路径:数据路径开始或结束于此类单元、与此类单元交汇或者完全包含于此类单元内。

从 Tcl 控制台运行时,此报告的第一部分提供了来自最新的 report_methodology 运行的方法论违例汇总信息。从 GUI 运行 report_timing_summary 时,这部分名为“Methodology Summary”(方法论汇总)。如果运行 report_timing_summary 之前尚未运行 report_methodology,则这部分为空。如果自从上一次 report_methodology 运行后已实现任意设计更改,那么违例汇总信息可能并未提供最新信息。