“Set Bus Skew”部分 - 2023.2 简体中文

Vivado Design Suite 用户指南: 设计分析与收敛技巧 (UG906)

Document ID
UG906
Release Date
2023-10-19
Version
2023.2 简体中文

此部分提供了有关每项“Bus Skew”(总线偏差)约束的详细时序路径。针对每个时序路径端点都存在 1 条关联的可扩展参考路径

总线偏差计算方法为:

Actual Bus Skew = Endpoint Relative Delay - Reference Relative Delay - Relative CRPR,即,实际总线偏差 = 端点相对延迟 - 参考相对延迟 - 相对 CRPR

图 1. 首个端点及其参考路径的详细路径示例

可选中任一路径并在“Property”(属性)窗格中查看详细的时序路径报告。可通过单击板级原理图图标并按 F4 键来生成路径和/或参考路径的板级原理图(可一并选择端点路径与参考路径)。