Setup/Hold for Input Buses - 2022.1 简体中文

Vivado Design Suite 用户指南: 设计分析与收敛技巧 (UG906)

Document ID
UG906
Release Date
2022-05-04
Version
2022.1 简体中文

输入总线是自动推断所得,可显示其最差情况下的建立时间和保持时间要求。整个总线的最差情况数据窗口是最大建立时间和保持时间值的总和。如果输入端口受到约束,则将同时报告裕量。

针对已定义 IDELAY 的输入时钟,报告将显示最优化的分接点。最优化的分接点可用于配置 IDELAY 以实现平衡的建立时间和保持裕量。

源偏移是 2 个窗口之间的增量。第 1 个窗口由输入端口的时钟相关建立时间和保持时间定义。第 2 个窗口衍生自输入延迟和时钟周期。如果输入时钟采用该值偏移,则它将位于窗口的中心。

下图报告的设计中,DDR 输入总线 vsf_data[0:9] 的最差情况数据窗口为 1.663 ns。理想的时钟偏移为 1.063 ns。

图 1. 输入总线的建立和保持延迟

注释: 以下 Tcl 命令可用于指定最优化分接点:
set_property IDELAY_VALUE 13 [get_cells idelay_clk]