在具有直接连接的寄存器 <cell_name1> 与 <cell_name2> 之间定义了一条或多条多周期路径,并且 CE
管脚连接到 VCC
(请参阅 Vivado IDE 的Timing Constraint窗口中的约束位置 <position>
)。这可能导致路径要求不准确。
在具有直接连接的寄存器 <cell_name1> 与 <cell_name2> 之间定义了一条或多条多周期路径,并且 CE
管脚连接到 VCC
(请参阅 Vivado IDE 的Timing Constraint窗口中的约束位置 <position>
)。这可能导致路径要求不准确。