TIMING-47：同步时钟之间的伪路径、异步时钟组或仅最大延迟数据路径约束 - 2023.2 简体中文

在 <clock_group> 与 <clock_group> 这两个时钟之间设置了 <message_string> 时序约束（请参阅 Vivado IDE 的Timing Constraint窗口中的约束位置 <message_string>）。使用 set_false_path、set_clock_groups 或 set_max_delay -datapath_only 屏蔽整个同步时钟域可能导致硬件故障。