在源管脚 <pin>
与目标管脚 <pin>
之间存在时序路径。这两个锁存器均为 <positive|negative>
电平敏感型锁存器,路径要求为 0 ns。0 ns 路径要求源自于保守的锁存器分析,由于采用时间借用计算,故而可能严重影响运行时。除非存在多周期路径约束用于将路径要求调整为现实的值(至少为时钟周期的一半),否则不建议采用此类拓扑。
在源管脚 <pin>
与目标管脚 <pin>
之间存在时序路径。这两个锁存器均为 <positive|negative>
电平敏感型锁存器,路径要求为 0 ns。0 ns 路径要求源自于保守的锁存器分析,由于采用时间借用计算,故而可能严重影响运行时。除非存在多周期路径约束用于将路径要求调整为现实的值(至少为时钟周期的一半),否则不建议采用此类拓扑。