时钟 <clock_name>
与 <clock_name>
一起定时,但两者间无相位关系。此设置在硬件中可能失败。时钟源自两个并行时钟修改块,至少有一个 MMCM、PLL 或 XPLL 输入时钟分配器未设为 1。为了安全定时,并行时钟设置中所涉及的所有 MMCM、PLL 或 XPLL 都必须将其时钟分频器设为 1。
时钟 <clock_name>
与 <clock_name>
一起定时,但两者间无相位关系。此设置在硬件中可能失败。时钟源自两个并行时钟修改块,至少有一个 MMCM、PLL 或 XPLL 输入时钟分配器未设为 1。为了安全定时,并行时钟设置中所涉及的所有 MMCM、PLL 或 XPLL 都必须将其时钟分频器设为 1。