TIMING-56:缺少按逻辑或物理方式排除的时钟组约束 - 2023.2 简体中文

Vivado Design Suite 用户指南: 设计分析与收敛技巧 (UG906)

Document ID
UG906
Release Date
2023-10-19
Version
2023.2 简体中文

多个时钟均为在源管脚 <pin_names> 上由用户生成或自动衍生的时钟,但彼此间并未按逻辑或物理方式互斥。为了使硬件中的静态时序分析行为匹配,在相同管脚上不得生成多个时钟。在此类情况下,这些时钟应定义为物理或逻辑互斥。源管脚上生成的时钟列表为 <clock_names>