在从内部时序单元到输出端口的路径中,数据: 在器件内部由时序单元发送,该时序单元的时钟由源时钟进行设置。 传输穿过部分内部逻辑,然后到达输出端口。 经过称为输出延迟(SDC 定义)的附加延迟后,由板上时钟捕获。