在从输入端口到时序单元的路径中，数据： 在器件外部由开发板上的时钟发送。 经延迟后到达器件端口，此延迟称为输入延迟（Synopsys 设计约束 (SDC) 定义）。 通过器件内部逻辑传输后到达由目标时钟进行时钟设置的时序单元。