在下图所示“Multi-Clock Fanin”(多时钟扇入)示例中,clk_a
与 clk_x
正在同时通过组合逻辑 (LUT2) 将数据传输至 clk_b
域中的同步器电路。建议首先单独同步来自 clk_a
和 clk_x
的源数据,然后再通过某些互连逻辑或 FPGA 逻辑将其组合在一起。这样可改善总体 CDC 结构的 MTBF 特性,并且可防止毛刺传输至目标时钟域。
图 1. 多时钟扇入示例
在下图所示“Multi-Clock Fanin”(多时钟扇入)示例中,clk_a
与 clk_x
正在同时通过组合逻辑 (LUT2) 将数据传输至 clk_b
域中的同步器电路。建议首先单独同步来自 clk_a
和 clk_x
的源数据,然后再通过某些互连逻辑或 FPGA 逻辑将其组合在一起。这样可改善总体 CDC 结构的 MTBF 特性,并且可防止毛刺传输至目标时钟域。