时序路径汇总头文件信息 - 2023.2 简体中文

时序路径汇总头文件包含以下信息：

• Slack（裕量）

  裕量为正值表明路径满足衍生自时序约束的路径要求。“Slack”公式取决于所执行的分析。

  • 最大延迟分析（建立/恢复）：slack = data required time - data arrival time
  • 最小延迟分析（保持/移除）：slack = data arrival time - data required time

  所需数据和到达时间在时序路径报告的其他小节中进行计算和报告。

• Source（源）

  路径起点和发送数据的源时钟。起点通常为时序单元的时钟管脚或输入端口。

  如果适用，第 2 行可显示原语和时钟管脚的时钟沿敏感性。它还可提供时钟名称和时钟沿定义（波形和周期）。

• Destination（目标）

  路径端点和捕获数据的目标时钟。端点通常为目标时序单元的输入数据管脚或输出端口。如果适用，第 2 行可显示原语和时钟管脚的时钟沿敏感性。它还可提供时钟名称和时钟沿定义（波形和周期）。

• Path Group（路径组）

  路径端点所属的时序组。该组通常由目标时钟定义，但归入 **async_default** 时序组的异步时序检查（恢复/移除）除外。用户定义的组同样显示在此处。这样便于报告。

• Path Type（路径类型）

  此路径上执行的分析类型。

  • “Max”（最大值）：指示用于计算数据路径延迟的最大延迟值，对应于建立和恢复分析。
  • “Min”（最小值）：指示用于计算数据路径延迟的最小延迟值，对应于保持和移除分析。

  该行还可显示报告使用的时序角 (corner)：“Slow”（慢速角）或“Fast”（快速角）。

• Requirement（要求）

  当起点和端点由相同时钟控制时或者由无相移的时钟控制时，时序路径要求通常为：

  • 1 个时钟周期（针对建立/恢复分析）。
  • 0 ns（针对保持/移除分析）。

  当路径位于 2 个不同时钟之间时，要求对应于任意源时钟沿和目标时钟沿之间的最小正差值。该值被时序例外约束（例如，多周期路径、最大延迟和最小延迟）所覆盖。

  如需了解有关如何从时序约束衍生时序路径要求的更多信息，请参阅 时序路径。

• Data Path Delay（数据路径延迟）

  通过路径的逻辑部分的累积延迟。除非时钟用作为数据，否则排除时钟延迟。延迟类型对应于Path Type行所描述的类型。

• Logic Levels（逻辑级数）

  路径的数据部分中包含的每种类型的原语的数量，不包括起点和端点单元。

• Clock Path Skew（时钟路径偏差）

  源时钟的发送沿与目标时钟的捕获沿之间的插入延迟差加上时钟消极因素校正（如果有）。

• Destination Clock Delay (DCD)（目标时钟延迟 (DCD)）

  从目标时钟源点到路径端点的累积延迟。

  • 对于最大延迟分析（建立/恢复），使用最小单元和信号线延迟值。
  • 对于最小延迟分析（保持/移除），使用最大延迟值。
• Source Clock Delay (SCD)（源时钟延迟(SCD)）

  从时钟源点到路径起点的累积延迟。

  • 对于最大延迟分析（建立/恢复），使用最大单元和信号线延迟值。
  • 对于最小延迟分析（保持/移除），使用最小延迟值。
• Clock Pessimism Removal (CPR)（时钟消极因素移除 (CPR)）

  表示由于以下原因而导致的额外时钟偏差量绝对值：源时钟与目标时钟是以不同类型的延迟报告的（即使在公共电路上也是如此）。

  移除此额外消极因素后，源时钟与目标时钟的公共电路上不再有任何偏差。

  对于已布线的设计，最后一个公共时钟树节点通常位于时钟信号线所使用的布线资源内，在路径详情中不予报告。

• Clock Uncertainty（时钟不确定性）

  任意成对时钟沿之间可能的时间变化总量。

  不确定性由如下部分组成：计算所得时钟抖动（系统抖动和离散抖动）、某些硬件原语引入的相位误差以及用户在设计约束中指定的任意时钟不确定性 (set_clock_uncertainty)。

  用户时钟不确定性是 Vivado IDE 时序引擎计算所得不确定性的补充。

• Total System Jitter (TSJ)（总系统抖动 (TSJ)）

  应用于源时钟和目标时钟的系统抖动总和。要全局修改系统抖动，请使用 set_system_jitter 约束。虚拟时钟处于理想状态，因此不含任何系统抖动。

• Total Input Jitter (TIJ)（总输入抖动 (TIJ)）

  源时钟和目标时钟的输入抖动总和。

  要为每个基准时钟单独定义输入抖动，请使用 set_input_jitter 约束。Vivado IDE 时序引擎基于生成时钟的主时钟抖动和遍历的时钟资源来计算生成时钟的输入抖动。默认情况下，虚拟时钟处于理想状态，因此不含任何抖动。

  如需了解有关时钟不确定性和抖动的更多信息，请参阅 Vivado Design Suite 用户指南：使用约束(UG903) 中的“时钟时延、抖动和不确定性”章节。

• Discrete Jitter (DJ)（离散抖动 (DJ)）

  由硬件原语（如 MMCM 或 PLL）引入的抖动量。

  Vivado IDE 时序引擎基于这些单元的配置来计算该值。

• Phase Error (PE)（相位误差 (PE)）

  由硬件原语（如 MMCM 或 PLL）引入的 2 个时钟信号间的相位变化量。

  Vivado IDE 时序引擎自动提供该值，并将其与时钟不确定性相加

• User Uncertainty (UU)（用户不确定性 (UU)）

  由 set_clock_uncertainty 约束指定的额外的不确定性。

  如需了解有关如何使用此命令的更多信息，请参阅 Vivado Design Suite Tcl 命令参考指南(UG835) 中的“set_clock_uncertainty”。

根据时序约束、报告的路径和目标器件，在“Timing Path Summary”中可能会显示其他行：

• Inter-SLR Compensation（SLR 间补偿）

  （仅限 AMD 7 系列 SSI 器件）安全报告跨 SLR 边界的路径所需的额外裕度。

• Input Delay（输入延迟）

  由输入端口上的 set_input_delay 约束指定的输入延迟值。仅限针对始于输入端口的路径才显示该行。

• Output Delay（输出延迟）

  由输出端口上的 set_output_delay 约束指定的输出延迟值。仅限针对止于输出端口的路径才显示该行。

• Timing Exception（时序例外）

  覆盖路径的时序例外。仅显示优先级最高的例外，因为它是影响时序路径要求的唯一例外。

  如需了解有关时序例外及其优先级规则的信息，请参阅 Report Exceptions。