时序验收的验证 - 2023.2 简体中文

Vivado Design Suite 用户指南: 设计分析与收敛技巧 (UG906)

Document ID
UG906
Release Date
2023-10-19
Version
2023.2 简体中文

详细查看时序分析前,了解时序报告中哪部分表明设计已准备好在硬件上运行是很重要的。

重要: 当设计完成布局布线后,时序验收是实现结果分析中的必要步骤。

默认情况下,在 Vivado Design Suite 中使用工程时,运行会自动生成“Report Timing Summary”(时序汇总报告)的文本版本。您还可在存储器中加载实现后设计检查点之后以交互方式生成此报告。

重要: “Report Timing Summary”不涵盖总线偏差约束。要报告总线偏差约束,必须在命令行上单独运行 report_bus_skew 命令。针对此命令不提供 GUI 支持。

如需了解完整的时序验收验证方法论,请访问此链接以参阅 适用于 FPGA 和 SoC 的 UltraFast 设计方法指南(UG949) 中的相应内容。