在以下示例中，使用 2 项 MMCM 输出来生成时钟。BUFGCE_DIV 输出具有可分频时钟 clk1，它具有来自 CLKOUT0 的主时钟。CLKOUT1 具有生成时钟 clk2。如果添加诸如 set_clock_groups
-asynchronous -group [get_clocks clk1] -group [get_clocks clk2] 之类的约束，那么其中将包含 TIMING-47 警告。
图 1. 同步时钟之间的伪路径、异步时钟组或仅最大延迟数据路径约束
由于 clk1 和 clk2 都来自相同 MMCM，因此被视为彼此同步。跨这些域的数据也被视为位于同步 CDC 下。因此，无需添加 set_clock_groups -asynchronous。