- “Timing Analysis”（时序分析）：“Path Type”（路径类型）和“Requirement”（要求）详列了时序分析类型（SETUP 或 HOLD）和时序路径要求。“Slack”（裕量）指示根据时序约束规定的时序分析，时序路径要求是否已得到满足。“Timing Exception”（时序例外）指示是否已将任何时序例外（例如，多周期路径或最大延迟）应用于时序路径。
检查路径要求通常是对时序约束缺失或不正确问题进行调试的第 1 步：
- 对于建立时间要求低于 4 ns 的路径，必须加以审查并验证其在设计中的有效性，对于时钟域交汇路径尤其如此。
- 对于建立时间要求小于 2 ns 的路径，通常此类路径难以满足时序，因而必须避免，对于早期架构尤其如此。
- 通常如果建立时间要求较小，请检查是否缺失时序例外约束，并检查源和目标时钟沿。时序分析始终假定源与目标时钟沿之间存在最小的正差值，除非被时序例外约束覆盖。
- 对于保持路径要求为正值的要求，必须加以审查，因为此类要求不常见且难以满足。当保持路径要求为正值时，请检查对于可能仅应用于建立分析路径的保持分析，是否缺失多周期路径约束。此外，还需检查源时钟与目标时钟之间的关系是否正确。
- “Datapath”（数据路径）：“Path Delay”（路径延迟）、“Logic Delay”（逻辑延迟）和“Net Delay”（信号线延迟）详列了数据路径延迟总量及其细分，按逻辑单元和信号线显示其所占延迟比例。
- 如果“Logic Delay”在数据路径延迟总量中所占比例异常高，例如，达 50% 甚至更高，那么建议检查数据路径逻辑深度和逻辑路径上的单元类型，可能需要修改 RTL 或综合选项以减少路径深度或者使用延迟较小的单元。
- 如果“Net Delay”在建立路径的路径延迟总量中占绝对主导地位，且“Requirement”合理，则建议对本部分中所列的路径的部分物理特性和属性特性进行分析。具体需要查看的项包括“High Fanout”（高扇出）和“Cumulative Fanout”（累积扇出）特性，以便了解路径中的部分信号线是否存在高扇出，以及是否可能导致出现布局问题。此外，还要检查“Hold Fix Detour”特性，以了解在路径上是否发生了保持修复。
重要： LUT 输入管脚具有不同的延迟特性。索引值较高的物理管脚（或站点管脚）比索引值较低的管脚更快。请注意 7 系列与 UltraScale™ 器件 LUT 延迟报告之间的差异。在 7 系列器件中，LUT 延迟的可变部分作为 LUT 前的信号线延迟的一部分来进行报告。在 UltraScale 器件中，LUT 延迟的可变部分作为逻辑延迟来报告。因此，7 系列器件的Net Delay/Logic Delay比值将大于 UltraScale 器件的比值。 - “Clocks”（时钟）：有关时序路径时钟的“Start Point Clock”（起点时钟）、“End Point Clock”（端点时钟）、“Clock Relationship”（时钟关系）和“Clock Skew”（时钟偏差）详细信息。“Start Point Clock”和“Endpoint Clock”分别列出了对应的时序路径源时钟和目标时钟。
- 检查“Clock Relationship”（时钟关系）是否正确且符合预期。对于时钟内部路径或同步时钟域交汇路径，关系标记为“Safely Timed”（已安全定时）。您必须验证“Requirement”和“Clock Skew”是否合理。对于异步时钟，此关系标记为“No Common Primary Clock”（无公共基准时钟）、“No Common Period”（无公共周期）、“No Common Node”（无公共节点）或“No Common Phase”（无公共相位）。时序例外必须覆盖异步时钟域交汇路径（检查“Timing Exception”值）。
- 检查“Clock Skew”是否合理。在分析时钟偏差时，请检查级联时钟缓冲器的时钟树结构。在 7 系列器件中，请检查源时钟和目标时钟的不同时钟缓冲器类型。在 UltraScale 中，可能需要检查时钟信号线的布局布线，因为它取决于逻辑负载布局。跨越时钟区域边界或 I/O 列可能导致时钟偏差增大，这符合预期。
注释： 在时序报告中可提供report_design_analysis所提供的几乎所有“Timing Characteristics”（时序特性）。