- LUT 组合:“Combined LUT Pairs”表示路径中存在成对组合的 LUT。虽然成对组合的 LUT 可降低逻辑使用率,但也会限制布局解决方案,可能由于管脚密度过高而导致拥塞。如果怀疑设计中存在 LUT 组合问题,建议在综合中使用
-no_lc
选项来禁用 LUT 组合。
- 最优化阻塞:“Mark Debug”(标记调试)和“Dont Touch”(禁止触碰)可快速识别路径中是否存在不允许工具对其执行最优化的任何信号线或单元。
- 默认情况下,设置
MARK_DEBUG
属性会同时设置 DONT_TOUCH
属性。请考虑将 DONT_TOUCH
设置为 FALSE
以允许执行最优化。
-
DONT_TOUCH
禁用单元或信号线复制等最优化。请评估是否需要 DONT_TOUCH
约束,如可行,请将其移除。当信号线进入含 DONT_TOUCH
的层级单元时,层级单元内的部分信号线无法执行复制。如果使用 DONT_TOUCH
来阻止逻辑裁剪,请检查设计是否正确。由于未连接的输出而移除的逻辑就是一个简单的示例。
- 固定布局布线:“Fixed Loc, Fixed Route”(固定逻辑和固定布线)可快速识别是否存在可能影响时序路径裕量的任何固定布局或布线约束。
- 使用单元位置约束有助于稳定高难度设计的 QoR。如果修改设计后无法再满足时序,可尝试移除布局约束,以便为布局器提供更大的灵活性。
- 使用固定布线会阻止布线器最优化信号线延迟以满足时序。含锁定布线的时序路径常常与其他路径共享信号线,而这些路径可能受到此约束的负面影响。仅在必要时且不影响交互路径的前提下使用固定布线。请务必谨记,对其他 Pblock 等物理约束执行更改可能还需要更新固定的单元位置或固定布线。