Vivado Design Suite 用户指南: 编程和调试 (UG908) - 2022.2 简体中文

Document ID: UG908
Release Date: 2022-10-19
Version: 2022.2 简体中文

引言
按设计进程浏览内容
入门指南
调试术语
ILA
VIO
IBERT
JTAG-to-AXI Master
Debug Hub
AXI4 Debug Hub
System ILA
Debug Bridge
In-System IBERT
IBERT GTR
Vivado Lab Edition
安装
在 Windows 上启动 Vivado Lab Edition
在 Windows 或 Linux 上从命令行启动 Vivado Lab Edition
使用 Vivado Lab Edition
开始处理工程
打开硬件管理器
复查文档和视频
Vivado Lab Edition 工程
创建新工程
使用 Tcl 命令创建工程
打开工程
使用 Tcl 命令打开工程
在 Vivado Lab Edition 中使用现有器件镜像和调试探针文件
使用来自 Vivado Design Suite Edition 的现有 .lpr 工程
编程功能
调试功能
生成比特流或器件镜像
更改比特流文件格式设置
更改器件镜像 (.pdi) 文件格式设置
更改器件配置比特流设置
器件编程
打开硬件管理器
打开硬件目标连接
使用 hw_server 连接至硬件目标
打开新硬件目标
对硬件目标进行故障排除
打开最近的硬件目标
使用 Tcl 命令打开硬件目标
将编程文件与硬件器件相关联
硬件器件编程
比特流分配错误消息
尝试对连接到 FPGA 器件的配置存储器进行编程
关闭硬件目标
关闭到硬件服务器的连接
以更低的 JTAG 时钟频率重新连接到目标器件
连接到 JTAG 链中包含超过 32 个器件的服务器
用法
初始化 (Init) 选项
更改默认 SmartLynq 端口
在 Vivado 中执行远程调试
使用 Vivado 硬件服务器通过以太网进行调试
赛灵思虚拟线缆 (XVC)
Vivado Debug Bridge IP 和赛灵思虚拟线缆 (XVC) 流程
XVC 模式下的 Debug Bridge
在 Dynamic Function eXchange 设计中使用 Debug Bridge IP
JTAG 回退支持
MicroBlaze Debug Module (MDM) 支持
多个调试树
从 AXI 到 BSCAN
从 PCIe 到 BSCAN
从 JTAG 到 BSCAN
从 PCIe 到 JTAG
从 AXI 到 JTAG
适用于 Versal 器件的赛灵思虚拟线缆 (XVC) 流程
XVC 服务器实现
XVC 协议
用户 XVC 1.0 命令
初始化 Vivado IDE hw_server
配置存储器器件编程
更改器件镜像属性
创建配置存储器文件（适用于 FPGA 器件）
为双 QSPI (x8) 器件创建配置存储器文件（适用于 FPGA 器件）
write_cfgmem 使用示例
为 Versal 器件创建初始化 PDI
连接到 Vivado 中的硬件目标
添加配置存储器器件
配置存储器器件编程
配置存储器器件编程（Versal 器件）
启动 FPGA 器件
在主模式下配置失败
高级编程功能
回读和验证
面向 FPGA 和 MPSoC 的比特流验证与回读
FPGA 或 MPSoC 的配置和启动存储器验证与回读
适用于 Versal ACAP 器件的 PDI 验证
为 7 系列器件生成已加密文件和已经过身份验证的文件
为 UltraScale 和 UltraScale+ 生成已加密文件和已经过身份验证的文件
面向 7 系列器件的 AES 密钥编程
为 7 系列器件清空 AES 密钥
为 UltraScale 和 UltraScale+ 器件执行 AES 密钥编程
为 UltraScale 和 UltraScale+ 器件清空 AES 密钥
eFUSE 寄存器访问和编程
针对 eFUSE 编程的电缆支持
适用于 7 系列器件的 eFUSE 寄存器访问和编程
FUSE_DNA：唯一的器件 DNA
eFUSE 寄存器编程
强制执行 eFUSE 编程
适用于 UltraScale 和 UltraScale+ 器件的 eFUSE 寄存器访问和编程
FUSE_DNA：唯一的器件 DNA
eFUSE 寄存器编程
禁用控制寄存器设置
禁用 JTAG 接口
强制执行 eFUSE 编程
eFUSE NKZ 文件
eFUSE 导出 NKZ 文件
系统监控器
适用于 Versal 器件的系统监控器
串行矢量格式 (SVF) 文件编程
创建 SVF 目标
使用 Vivado IDE
使用命令行
向 SVF 目标添加器件
使用 Vivado IDE
使用命令行
向赛灵思器件添加配置存储器器件
使用 Vivado IDE
使用命令行
有关 SVF 链的操作
写入 SVF 文件
使用 Vivado IDE
使用命令行
执行 SVF 文件
设计调试
RTL 级别设计仿真
实现后设计仿真
系统内逻辑设计调试
系统内串行 I/O 设计调试
系统内逻辑设计调试流程
通过设计探测来执行系统内调试
Versal 系统内调试
添加 Control, Interfaces, and Processing System (CIPS)
AXI4 Debug Hub
AXI4-Stream ILA
AXI4 Debug Hub 连接
手动连接 Versal 调试核
使用网表插入调试探测流程
标记要调试的 HDL 信号
图标和 ILA 核
Vivado 综合 mark_debug 语法示例
Synplify mark_debug 语法示例
Precision mark_debug 语法示例
对设计执行综合
在已综合的设计中标记要调试的信号线
使用“Set Up Debug”Wizard 来插入调试核
使用调试窗口来添加和自定义调试核
创建和移除调试核
添加、移除和自定义调试核端口
在信号线与调试核之间建立连接和断开连接
在调试核上修改属性
探针用作为数据和/或触发器
配置所用比较器的数量
使用 XDC 命令来插入调试核
运行调试 XDC 命令后保存约束
实现设计
在非工程模式下执行调试核插入
HDL 例化调试探测流程概述
使用 HDL 例化调试探测流程
自定义和生成调试核
配置所用比较器的数量
探针作为数据或触发器
ILA 交叉触发
例化调试核
对包含调试核的设计执行综合
在已综合的设计内查看调试核
更改 Debug Hub 核的 BSCAN 用户扫描链
IP integrator 中的调试流程
在 IP integrator 块设计中调试信号线和接口
在已综合的设计内查看 System ILA 调试核
对包含调试核的设计执行实现
实现设计
ILA 核与时序注意事项
调试核时钟设置指南
调试核时钟
Vivado 硬件管理器时钟设置相关错误消息
Debug Hub 插入准则
将 Vivado 调试核添加至 Dynamic Function eXchange 设计
在硬件中调试逻辑设计
使用 Vivado Logic Analyzer 进行设计调试
连接至硬件目标并执行器件编程
Vivado 硬件管理器仪表板
默认仪表板
默认仪表板窗口
仪表板内部的窗口控件
移动窗口
调整窗口大小
关闭窗口
窗口选项卡
自定义仪表板
Dashboard Options
创建新的仪表板
仪表板中的 ILA 波形窗口
系统监控器仪表板
复位至默认仪表板
关闭仪表板
保存用户仪表板首选项和设置
设置 ILA 核以执行测量
添加探针
写入调试探针信息
读取调试探针信息
重命名调试探针
使用多个比较器
使用 ILA 默认仪表板
用户定义的调试探针
创建用户定义的调试探针
GUI 流程
Tcl 流程
删除用户定义的调试探针
GUI 流程
Tcl 流程
用户定义的调试探针的持久性
与用户定义的探针进行交互
使用基本触发器模式
在“Basic Trigger Setup”窗口中添加探针
设置基本触发器比较值
ILA 探针比较值设置
设置基本触发条件
使用高级触发器模式
指定触发器状态机程序文件
编辑触发器状态机程序
编译触发器状态机
启用触发器输入和输出端口
配置捕获模式设置
使用基本捕获模式
配置“基本捕获设置”窗口
设置捕获窗口数量
在捕获窗口中设置触发器位置
设置捕获窗口的数据深度
运行触发器
停止触发器
使用自动重新触发
查看触发和捕获状态
部分缓冲器捕获
基本触发器模式下的触发和捕获状态
高级触发器模式下的触发和捕获状态
写入 ILA 探针信息
读取 ILA 探针信息
在波形查看器中查看从 ILA 核捕获的数据
使用波形 ILA 触发器和导出功能
保存和复原从 ILA 核捕获的数据
将捕获的 ILA 数据保存到文件
探针数据基数
与单一探针关联的数据样本列表
从文件恢复捕获的 ILA 数据
探针值枚举
添加/编辑枚举
使用硬件管理器定义新的枚举
在“Trigger Setup”窗口中编辑与调试探针关联的枚举
使用 Tcl 命令添加枚举
使用 Tcl 命令删除枚举
访问枚举
在“Trigger Setup”窗口中使用枚举
在“Capture Setup”窗口中使用枚举
高级触发器
在“Waveform”窗口中使用枚举
在硬件管理器中调试 AXI 接口
波形和 AXI 接口
波形查看器中的 AXI 传输事务
AXI 接口事件
AXI 传输事务
AXI 通道事件
读取地址 (AR) 通道事件
读取地址通道信号组
读取数据通道事件
读取数据通道信号组
写入地址通道事件
写入地址通道信号组
写入数据通道事件
写入数据通道信号组
写入响应通道事件
写入响应通道信号组
触发 AXI 地址命令和数据节拍
设置 VIO 核以执行测量
查看 VIO 核状态
在“Debug Probes”窗口中查看 VIO 核
使用 VIO 仪表板
与 VIO 核输入探针进行交互
使用 VIO 核视图读取 VIO 输入
设置 VIO 输入显示类型和基数
观察和控制 VIO 输入活动
与 VIO 核输出探针进行交互
使用 VIO 核视图来编写 VIO 输出
设置 VIO 输出显示类型和基数
复位 VIO 核输出值
将 VIO 核输出值同步到 Vivado IDE
使用 JTAG-to-AXI Master 调试核进行硬件系统通信
与硬件中的 JTAG-to-AXI Master 调试核进行交互
复位 JTAG-to-AXI Master 调试核
创建并运行读取传输事务
创建和运行写入传输事务
在实验室环境中使用 Vivado Logic Analyzer
连接到实验室机器上运行的远程 hw_server
硬件管理器 Tcl 对象和命令的描述
hw_server Tcl 命令的描述
hw_target Tcl 命令的描述
hw_device Tcl 命令的描述
hw_ila Tcl 命令的描述
hw_ila_data Tcl 命令的描述
hw_probe Tcl 命令的描述
hw_vio Tcl 命令的描述
hw_axi 和 hw_axi_txn Tcl 命令的描述
hw_sysmon Tcl 命令描述
使用 Tcl 命令来与 JTAG-to-AXI Master 核进行交互
Tcl 命令脚本示例
使用 Tcl 命令来执行 ILA 测量
Tcl 命令脚本示例
Trigger At Startup
存储器校准调试
存储器校准调试 GUI 使用方法
存储器校准调试中的 Tcl 使用方法
DDRMC 校准调试中的 GUI 使用方法
DDRMC 校准调试中的 Tcl 使用方法
在 Vivado 硬件管理器中调试 Dynamic Function eXchange (DFX) 设计
高带宽存储器 (HBM) 监控器
HBM 监控器中的 GUI 使用方法
HBM 监控器中的 Tcl 使用方法
PCI Express 链路调试
启用 PCI Express 链路调试
PCI Express 链路调试 GUI 使用方法
ChipScoPy API
在波形查看器中查看 ILA 探针数据
ILA 数据与波形关系
波形查看器布局
波形查看器操作
从波形中移除探针
向波形中添加探针
使用波形 ILA 触发器和导出功能
使用缩放功能
波形设置
自定义配置
光标
标记
触发器标记
分频器
组的使用
使用虚拟总线
重命名对象
基数
使用浮动标尺
总线位顺序
总线基数
查看模拟波形
总线图查看器
创建总线图
总线图创建示例
缩放手势
实现后的设计调试
使用 Vivado ECO 流程来替换现有调试核
在已布局布线的设计检查点上替换调试探针
用于替换现有调试探针的 Vivado ECO TCL 流程
通过修改调试核 (ILA) 来进行增量编译
增量编译流程设计
参考设计
当前设计
使用递增编译
在非工程模式下使用增量编译
在工程模式下使用增量编译
检验参考设计与当前设计之间的相似性
串行 I/O 硬件调试流程
串行 I/O 硬件调试流程
使用 Vivado IP 目录生成 IBERT 核
生成并实现 IBERT 设计示例
In-System IBERT 系统串行 I/O 设计调试流程
使用 Vivado IP 目录生成 In-System IBERT 核
在用户设计中例化 IP 并集成 In-System IBERT IP
Versal 串行 I/O 硬件调试流程
在硬件中调试串行 I/O 设计
使用 Vivado Serial I/O Analyzer 来调试设计
连接至硬件目标并执行器件编程
创建链路和链路组
使用“Links”窗口查看和更改链路设置
创建和运行链路扫描
创建和运行链路清扫
显示和浏览扫描图
将扫描结果写入文件
“Properties”窗口
Serial I/O Analyzer Tcl 对象和命令的描述
用于访问硬件的 Tcl 命令的描述
hw_sio_link Tcl 命令的描述
hw_sio_linkgroup Tcl 命令的描述
hw_sio_scan Tcl 命令描述
用于获取对象的 Tcl 命令的描述
使用 Tcl 命令来执行 IBERT 测量
Tcl 命令脚本示例
查看 Slicer 眼图、直方图和信噪比图（仅限 GTM 收发器）
器件配置比特流或 PDI 设置
7 系列比特流设置
Artix、Virtex 和 Kintex UltraScale+ 比特流设置
UltraScale 比特流设置
Zynq UltraScale+ MPSoC 比特流设置
Zynq-7000 比特流设置
Versal ACAP 可编程器件镜像 (PDI) 设置
触发器状态机语言描述
状态
Goto 操作
条件分支
计数器
标志
条件语句
调试探针条件
计数器条件
调试探针条件与计数器条件的组合
触发器状态机语言语法
低级别 SVF JTAG 命令
报头数据寄存器 (HDR) 和报头指令寄存器 (HIR)
语法
用途
通用信息
报尾数据寄存器 (TDR) 和报尾指令寄存器 (TIR)
语法
用途
通用信息
示例
scan_ir_hw
语法
常规信息
示例
scan_dr_hw
语法
通用信息
示例
多链 SVF 操作
配置存储器连接至链中第一个器件的多链 SVF 操作
配置存储器连接至链中第二个器件的多链 SVF 操作
配置存储器连接至链中第三个器件的多链 SVF 操作
hw_server 支持的 JTAG 线缆和器件
用于 Vivado 硬件管理器支持的 FTDI 器件编程
配置存储器支持
Artix-7 配置存储器器件
Kintex-7 配置存储器器件
Spartan-7 配置存储器器件
Virtex-7 配置存储器器件
Artix UltraScale+ 配置存储器器件
Kintex UltraScale 配置存储器器件
Kintex UltraScale+ 配置存储器器件
Virtex UltraScale 配置存储器器件
Virtex UltraScale+ 配置存储器器件
Zynq-7000 配置存储器器件
Zynq UltraScale+ MPSoC 配置存储器器件
Zynq UltraScale+ RFSoC 配置存储器器件
Versal 配置存储器器件
hw_server 的命令行选项
标准 hw_server 选项
高级选项
附加资源与法律声明
赛灵思资源
解决方案中心
Documentation Navigator 与设计中心
参考资料
培训课程
修订历史
请阅读：重要法律声明

Back to home page