在 7 系列和 UltraScale™ 架构上，Vivado Debug Hub 核可在 FPGA 的 JTAG 边界扫描 (BSCAN) 接口与下列类型的 Vivado 调试核之间提供 1 个接口：
- Integrated Logic Analyzer (ILA)
- Virtual Input/Output (VIO)
- Integrated Bit Error Ratio Tester (IBERT)
- JTAG-to-AXI
- 存储器 IP 重要： Vivado Debug Hub 核无法例化到设计中。该核由 Vivado 在
opt_design阶段中插入。