Synplify mark_debug 语法示例 - 2023.2 简体中文

Vivado Design Suite 用户指南: 编程和调试 (UG908)

Document ID
UG908
Release Date
2023-10-19
Version
2023.2 简体中文

以下是适用于 VHDL、Verilog 和 SDC 的 Synplify 语法示例。

  • VHDL 语法示例
    attribute syn_keep : boolean;
    attribute mark_debug : string;
    attribute syn_keep of char_fifo_dout: signal is true;
    attribute mark_debug of char_fifo_dout: signal is "true";
  • Verilog 语法示例
    (* syn_keep = "true", mark_debug = "true" *) wire [7:0] char_fifo_dout;
  • SDC 语法示例
    define_attribute {n:char_fifo_din[*]} {mark_debug} {"true"}
    define_attribute {n:char_fifo_din[*]} {syn_keep} {"true"}
    重要: SDC 源代码中的信号线名称必须使用“n:”限定符作为前缀。
    注释: Synopsys 设计约束 (SDC) 是业内普遍接受的标准,用于将设计意图告知工具,主要用于时序分析。请单击此链接并注册 TAP-in 程序,即可获取 Synopsys 所提供的 SDC 规范的参考副本。