Vivado 综合 mark_debug 语法示例 - 2023.2 简体中文

以下是使用 Vivado 综合时的 VHDL 和 Verilog 语法示例。

• VHDL 语法示例

  attribute mark_debug : string;
  attribute mark_debug of char_fifo_dout: signal is "true";

• Verilog 语法示例

  (* mark_debug = "true" *) wire [7:0] char_fifo_dout;