下表所示 AMD Zynq™
UltraScale+™ MPSoC 器件的器件配置设置可搭配 set_property
<Setting> <Value> [current_design]
Vivado 工具 Tcl 命令一起使用。
| 设置 | 默认值 | 可能的值 | 描述 |
|---|---|---|---|
| BITSTREAM.CONFIG.DCIUPDATEMODE | AsRequired | AsRequired、Quiet 和 Safe | 此设置用于控制数控阻抗电路尝试对 DCI IOSTANDARD 执行阻抗匹配更新的频率。 |
| BITSTREAM.CONFIG.PUDC_B | Pullup | Pullup、Pulldown 和 Pullnone | 此设置用于向 PUDC_B 管脚添加内部上拉、下拉或者两者都不添加。选择 Pullnone 以禁用 PUDC_B 管脚上的上拉电阻器和下拉电阻器。 |
| BITSTREAM.CONFIG.OVERTEMPSHUTDOWN | Disable | Disable 和 Enable | 此设置用于在“System Monitor”（系统监控器）检测到温度超出可接受的最大工作温度时关闭器件。需为系统监控器设置外部电路才能使用该选项。 |
| BITSTREAM.CONFIG.UNUSEDPIN | Pulldown | Pullup、Pulldown 和 Pullnone | 此设置用于向未使用的 SelectIO 管脚 (IOB) 添加上拉、下拉或者两者都不添加。它对于专用配置管脚无效。专用配置管脚列表因架构而异。Pullnone 设置显示与上拉和下拉之间都不存在任何连接。 |
| BITSTREAM.CONFIG.USERID | 0xFFFFFFFF | 0xFFFFFFFF | 此设置用于识别实现的版本。您可在“User ID”（用户 ID）寄存器中添加最多 1 个含 8 个数字的十六进制字符串。 |
| BITSTREAM.CONFIG.USR_ACCESS | 无 | None、<8 个数字的十六进制字符串> 和 TIMESTAMP | 此设置用于将 1 个含 8 个数字的十六进制字符串或时间戳写入 AXSS 配置寄存器。时间戳值的格式为 ddddd MMMM yyyyyy hhhhh mmmmmm ssssss：对应日、月、年（2000 年 = 00000）、小时、分钟、秒。FPGA 互连结构可通过 USR_ACCESS 原语直接访问此寄存器的内容。 |
| BITSTREAM.CONFIG.INITSIGNALSERROR | Enable | Enable 和 Disable | 设为“Enabled”（启用）后，如果检测到配置错误，则 INIT_B 管脚断言为“0”。 |
| BITSTREAM.GENERAL.COMPRESS | False | True 和 False | 比特流中的多帧写入功能可减小比特流的大小，而不可用于减小比特文件的大小。使用 COMPRESS 并不保证比特流大小会缩小。 |
| BITSTREAM.GENERAL.CRC | Enable | Enable 和 Disable | 此设置用于控制比特流中循环冗余校验 (CRC) 值的生成。设为启用后，可根据比特流内容计算出唯一的 CRC 值。如果计算所得 CRC 值与比特流中的 CRC 值不匹配，那么器件将无法进行配置。禁用 CRC 时，将在比特流中插入常量值以代替 CRC，且器件不会计算 CRC。 |
| BITSTREAM.GENERAL.PERFRAMECRC | No | No 和 Yes | 在比特流中按固定间隔插入 CRC 值。这些值用于指示传入比特流的完整性，并且可在将配置数据加载到器件中之前标记错误（如 ICAP 的 INIT_B 管脚和 PRERROR 端口上所示）。虽然对于部分比特流而言，该属性设置为 Yes 最为合适，但它可将 CRC 值插入所有比特流，包括完整器件比特流。 |
| BITSTREAM.GENERAL.SYSMONPOWERDOWN | Disable | Disable 和 Enable | 设为启用后，即可支持器件将 SYSMON 下电，以节省功耗。建议此设置仅用于将 SYSMON 永久下电。 |
| BITSTREAM.GENERAL.DISABLE_JTAG | No | No 和 Yes | 此设置用于在完成配置后，禁用通过 JTAG 与 Boundary Scan (BSCAN) 块进行通信的功能。 |
| BITSTREAM.GENERAL.JTAG_SYSMON | Enable | Enable、Disable 和 StatusOnly | 此设置用于启用或禁用与 SYSMON 的 JTAG 连接。 |
| BITSTREAM.READBACK.ICAP_SELECT | Auto | Auto、Top 和 Bottom | 此设置用于选择顶部或底部 ICAP 端口。 |
| BITSTREAM.READBACK.ACTIVERECONFIG | No | No 和 Yes | 此设置用于在配置期间，阻止断言 GHIGH 和 GSR 有效。这是动态部分重配置增强功能所必需的设置。 |
| BITSTREAM.READBACK.SECURITY | 无 | None、Level1 和 Level2 |
此设置用于指定是否禁用回读和重配置。 针对 Security 指定 Level1 即禁用回读。针对 Security 指定 Level2 即禁用回读和重配置。请验证并修改。 |
| BITSTREAM.STARTUP.DONE_CYCLE | 4 | 4、1、2、3、5、6 和 Keep | 此设置用于选择激活 FPGA Done 信号的“Startup”（启动）阶段。当 DonePipe=Yes 时，则延迟转至 Done 状态 |
| BITSTREAM.STARTUP.GTS_CYCLE | 5 | 5、1、2、3、4、6、Done 和 Keep | 此设置用于选择 Startup 阶段，在所选阶段内将向 I/O 缓冲器释放内部三态控制 |
| BITSTREAM.STARTUP.GWE_CYCLE | 6 | 6、1、2、3、4、5、Done 和 Keep | 此设置用于选择 Startup 阶段，在所选阶段内将向触发器、LUT RAM 和移位寄存器断言内部写入使能有效。GWE_cycle 还会启用 BRAMS。在进入 Startup 阶段前，块 RAM 写入和读取都处于禁用状态。 |
| BITSTREAM.STARTUP.LCK_CYCLE | NoWait | NoWait、0、1、2、3、4、5 和 6 | 此设置用于选择 Startup 阶段，在所选阶段内将等待至 MMCM/PLL 锁定为止。如果选择 NoWait，则 Startup 顺序不会等待至 MMCM/PLL 锁定。 |
| BITSTREAM.STARTUP.MATCH_CYCLE | Auto | Auto、NoWait、0、1、2、3、4、5 和 6 |
此设置用于指定在 Startup 周期内停滞，直至数控阻抗 (DCI) 匹配信号断言有效为止。DCI 匹配不会在 Match_cycle 上开始。Startup 序列会在此周期内等待至 DCI 匹配为止。鉴于判定 DCI 匹配所需时间过程中涉及多个变量，因此在任意给定系统中，完成 Startup 序列所需的 CCLK 周期数不尽相同。理想情况下，配置解决方案应持续驱动 CCLK 直至 DONE 转至“High”（高电平）为止。 当指定的设置为“Auto”（自动）时， |