JTAG-to-AXI Master 调试核为可自定义核，可在运行时生成 AXI 传输事务并驱动 FPGA 内部的 AXI 信号。该核支持所有 AXI 和 AXI4-Lite 存储器映射接口，并且可支持位宽为 32 位或 64 位的数据接口。
您添加到设计中的 JTAG-to-AXI Master (JTAG-AXI) 核会显示在“Hardware”（硬件）窗口中的目标器件下。如果未显示这些 JTAG-AXI 核，请右键单击器件并选择Refresh Hardware（刷新硬件）。这样将重新扫描 FPGA 并刷新“Hardware”窗口。
注释： 如果编程和/或刷新 FPGA 器件后仍未显示 ILA 核，请检查并确保已使用正确的 .bit 文件完成器件编程，并确认已实现的设计包含 ILA 核。
单击并选中此 JTAG-AXI 核（下图中名为 hw_axi_1 的核），以在“AXI Core Properties”（AXI 核属性）窗口中查看其属性。
图 1. “Hardware”窗口中的 JTAG-to-AXI Master 核
