您可在综合前使用 mark_debug 约束在 HDL 源代码级别识别要调试的信号。在“Debug”（调试）窗口中的“Unassigned Debug Nets”（未分配的调试信号线）文件夹下，会自动列出对应于 HDL 中标记调试的信号的信号线。
注释： 在“Debug”窗口中，“Debug Nets”（调试信号线）视图是主要围绕信号线的视图，其中显示了您选中调试的信号线。“Debug Cores”（调试核）视图则是主要围绕核的视图，您可在其中查看和设置核属性。
标记调试的信号线的过程取决于您当前正在处理基于 RTL 源代码的工程还是基于已综合的网表的工程。对于基于 RTL 网表的工程：
- 通过使用 Vivado 综合功能，您就可以有选择性地使用 VHDL 和 Verilog 源文件中的 mark_debug 约束来标记要调试的 HDL 信号。mark_debug 约束的有效值为“TRUE”或“FALSE”。Vivado 综合功能不支持“SOFT”值。
对于基于已综合的网表的工程：
- 通过使用 Synopsys® Synplify® 综合工具，您就可以有选择性地使用 VHDL 或 Verilog 中的 mark_debug 和 syn_keep 约束来标记要调试的信号线，或者也可以使用 Synopsys 设计约束 (SDC) 文件中的 mark_debug 约束来进行标记。Synplify 不支持“SOFT”值，因为此行为由 syn_keep 属性来控制。
- 通过使用 Mentor Graphics® Precision® 综合工具，您就可以有选择性地使用 VHDL 或 Verilog 中的 mark_debug 约束来标记要调试的信号线。
以下小节提供了适用于 Vivado 综合、XST、Synplify 和 Precision 源文件的语法示例。