注释： 以下章节适用于 7 系列、UltraScale 和 UltraScale+ 器件。Versal 调试核使用基于 AXI 的连接，且不受本章中的时钟设置准则的约束。
Vivado 硬件管理器使用 JTAG 接口来与 Vivado Debug Hub 核进行通信，后者可在 FPGA 的 JTAG 边界扫描 (BSCAN) 接口与 Vivado 调试核之间提供接口。
- “JTAG Clock”（JTAG 时钟）
- 此时钟可用于同步 JTAG 边界扫描 (BSCAN) 接口的内部状态机操作。连接到目标器件时，可在 Vivado 硬件管理器中选择 JTAG 时钟频率。如果您的设计包含调试核，请确保 Debug Hub 时钟频率至少是 JTAG 时钟频率的 2.5 倍。
您可使用“Open New Hardware Target”Wizard（打开新硬件目标向导）或者使用以下 Tcl 命令来修改 JTAG 频率：
set_property PARAM.FREQUENCY 250000 [get_hw_targets */xilinx_tcf/Digilent/210203327962A] - Debug Hub Clock（Debug Hub 时钟）
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Vivado Debug Hub 核，可在 FPGA 的 JTAG 边界扫描 (BSCAN) 接口与 Vivado 调试核之间提供接口。在设计实现步骤中，如果在设计中检测到调试核，那么 Vivado IDE 会自动插入 Debug Hub 核。Vivado IDE 会在设计实现步骤中选择驱动 Debug Hub 核的时钟。
AMD 建议将 Debug Hub 时钟频率设置为约 100 MHz 或更低，因为 JTAG 时钟速度不需要特别高的频率。
您可使用以下 Tcl 命令来更改 Debug Hub 时钟。
connect_debug_port dbg_hub/clk [get_nets <clock net name>]注释： 您需要在设计完成综合后且实现之前运行此命令。您还可以使用以下 Tcl 命令将 Debug Hub 时钟频率降低至 100 MHz。
set_property C_CLK_INPUT_FREQ_HZ 200000000 [get_debug_cores dbg_hub] set_property C_ENABLE_CLK_DIVIDER true [get_debug_cores dbg_hub]注释： 您需要在设计完成综合后且实现之前运行此命令。对于时钟速度极高的设计，建议采用此方法。此命令支持在 Debug Hub 核内部包含基于 MMCM 的时钟分频器，以使时钟频率达到 100 MHz。