7 系列器件时钟设置 - 2023.2 简体中文

适用于 FPGA 和 SoC 的 UltraFast 设计方法指南 (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 简体中文
注释: 本章节使用 AMD Virtex™ 7 时钟资源作为示例。Virtex-6 的时钟资源与此类似。如果使用其他架构,根据器件,请参阅 7 系列 FPGA 时钟资源用户指南(UG472) UltraScale 架构时钟资源用户指南(UG572)

Virtex-6 和 Virtex 7 器件包含 32 个全局时钟缓冲器(称之为 BUFG)。BUFG 可满足设计的大部分时钟需求,且对时钟数量、设计性能及时钟控制要求不高。全局时钟资源包括 BUFG、BUFGCE、BUFGMUX 和 BUFGCTRL 原语,每个都有自己的特性。如需了解有关这些全局时钟组件特性的更多信息,请参阅对应于您的器件的《时钟资源用户指南》( 7 系列 FPGA 时钟资源用户指南(UG472) UltraScale 架构时钟资源用户指南(UG572))以及《库指南》( Vivado Design Suite 7 系列 FPGA 和 Zynq 7000 SoC 库指南(UG953) UltraScale 架构库指南(UG974))。

除全局时钟资源之外,还提供区域时钟资源,其有助于更加严格地控制时钟网络。区域时钟资源包括水平时钟区域缓冲器 (BUFH、BUFHCE)、区域时钟缓冲器 (BUFR)、I/O 时钟缓冲器 (BUFIO) 及多区域时钟缓冲器 (BUFMR)。如需了解有关这些区域时钟组件特性的更多信息,请参阅对应于您的器件的《时钟资源用户指南》( 7 系列 FPGA 时钟资源用户指南(UG472) UltraScale 架构时钟资源用户指南(UG572))以及《库资源》( Vivado Design Suite 7 系列 FPGA 和 Zynq 7000 SoC 库指南(UG953) UltraScale 架构库指南(UG974))。