ILA 核与时序注意事项 - 2023.2 简体中文

ILA 核的配置会对能否满足整体设计时序目标产生影响。请根据下列建议进行操作，以便最大程度减少对时序的影响：

• 请审慎选择探针宽度。随探针宽度增加，对资源使用率和时序的影响也会增大。
• 请审慎选择 ILA 核数据深度。随数据深度增加，对块 RAM 资源使用率和时序的影响也会增大。
• 请确保为 ILA 核选择的时钟均为自由运行的时钟。否则可能造成在器件上加载设计时无法与调试核通信。
• 请确保提供给 dbg_hub 的时钟为自由运行的时钟。否则可能造成在器件上加载设计时无法与调试核通信。可使用 connect_debug_port Tcl 命令将 Debug Hub 的 clk 管脚连接到自由运行的时钟。
• 在添加调试核之前完成设计上的时序收敛。AMD 不建议使用调试核来调试时序相关问题。
• 如果仍发现因添加 ILA 调试核而导致时序劣化，并且关键路径位于 dbg_hub 中，请执行以下步骤：
  1. 打开已综合的设计。
  2. 找到网表中的 dbg_hub 单元。
  3. 转至 dbg_hub 的“Properties”（属性）窗口。
  4. 找到 C_CLK_INPUT_FREQ_HZ 属性。
  5. 将其设置为连接到 dbg_hub 的时钟频率 (Hz)。
  6. 找到 C_ENABLE_CLK_DIVIDER 属性并将其启用。
  7. 重新执行设计实现。

• 请确保输入到 ILA 核的时钟与正在探测的信号同步。否则在设计编程到器件中时会产生时序问题并导致通信失败。

• 在硬件上运行设计之前请确保设计已满足时序要求。否则会导致探测到的波形不可靠。

下表列出了在设计时序和资源时使用特定 ILA 特性的影响。