Integrated Block for PCI Express CORECLK/PIPECLK/USERCLK 偏差匹配 - 2023.2 简体中文

适用于 FPGA 和 SoC 的 UltraFast 设计方法指南 (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 简体中文

UltraScale Integrated Block for PCI Express® 需要 3 个时钟:CORECLK、USERCLK 和 PIPECLK。这 3 个时钟源于由物理接口的某个 GT*_CHANNEL 的 TXOUTCLK 管脚驱动的 BUFG_GT。在 CORCLK 与 PIPECLK 管脚之间以及 CORECLK 与 USERCLK 管脚之间存在严格的偏差要求。为满足偏差要求,布局器按如下方式严格控制偏差:

  • 将驱动 3 个 PCIe 时钟的 BUFG_GT 组合在一起并分配到四通道中的上方或下方的 12 个 BUFG_GT
  • 将全部 3 个时钟的时钟根都分配到同一个时钟区域
    注释: 如需了解有关 PCIe 时钟要求的更多信息,请参阅 UltraScale 器件 Gen3 Integrated Block for PCI Express LogiCORE IP 产品指南(PG156)