对于 UltraScale 和 UltraScale+ 器件中的 OSERDESE3 时钟，在高速时钟与分频时钟管脚之间存在最大偏差要求。为满足最大偏差要求，AMD 建议使用并行全局时钟缓冲器，并且其中一个全局时钟缓冲器为 BUFGCE_DIV。这样可消除 MMCM 的两项输入之间的附加时钟不确定性。
在下图中，左侧显示的是次优配置，此配置使用 2 个独立的 MMCM 输出。图右侧显示的是最优化配置，此配置使用单一 MMCM 输出和 BUFGCE_DIV 单元，并且使用 BUFGCE_DIVIDE 属性提供分频时钟。
注释： 高速时钟无需使用 BUFGCE 驱动。您可改为使用 BUFGCE_DIV，其中 BUFGCE_DIVIDE 属性设置为 1。
图 1. 针对 OSERDESE3 的次优到最优时钟拓扑
