[RT]XUSRCLK/[RT]XUSRCLK2 偏差匹配 - 2023.2 简体中文

适用于 FPGA 和 SoC 的 UltraFast 设计方法指南 (UG949)

Document ID
UG949
Release Date
2023-11-29
Version
2023.2 简体中文

当 [RT]XUSRCLK2 的运行频率为 [RT]XUSRCLK 的一半时(即,分别将 BUFG_GT 除以 1 和除以 2),在 GT 接口的每个 GT*CHANNEL 中的 [RT]XUSRCLK/[RT]XUSRCLK2 对之间存在严格的偏差要求。为满足此偏差要求,GT*CHANNEL 最多可比生成 [RT]XUSRCLK/[RT]XUSRCLK2 对的主通道高或低 2 个时钟区域。此外,布局器会严格控制偏差,如下所示:

  • 将 BUFG_GT 对分配到四通道中的上方或下方的 12 个 BUFG_GT
  • 为靠近含 BUFG_GT 的时钟区域的两个时钟分配时钟根